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sneezry 2015-06-08 11:38:09 +08:00 via iPhone 1
Cool!
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deben 2015-06-08 11:41:31 +08:00 1
A家和X家都有IP可以用吧,虽然是付费IP,但是根据国情,你懂的……
支持 lz 的开源精神!点赞,点 star! |
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caomaocao 2015-06-08 11:49:18 +08:00 1
哈哈哈~~ 之前做过基础的fpga各种滤波,简单的轮廓提取的~~ 支持下
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mozartgho 2015-06-08 14:04:31 +08:00
VHDL不懂啊,不过我们这里都是搞硬件的在写FPGA程序。另外你的代码里怎么还有Python,FPGA上也可以跑Python吗?
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dtysky OP |
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dtysky OP @fhliwei
ZYNQ的ARM上可以跑linux+py,但是这里没用,这里的ARM没跑OS,搭了个AXI模块写了个驱动做测试用的。。。 verilog适合算法级实现,VHDL适合系统级实现,二者侧重点不一样 |
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caomaocao 2015-06-08 14:46:04 +08:00
用了ip软核 相比于 纯fpga速度 慢很多吧?
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stgzr 2015-06-08 16:02:04 +08:00
支持一个:)网站打开速度好慢..
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hanliumaozhi 2015-06-08 16:56:31 +08:00
我去。。 和我做的一个东西差不多!!!
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dtysky OP |
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hanliumaozhi 2015-06-08 22:04:28 +08:00
@dtysky 玩具撒! 毕业设计做的机器人(轮式)。 然后准备把那个算法改用到四轴上面,看了一大票论文,发现用fpga实现算法比较靠谱。。
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starsoi 2015-06-10 21:41:47 +08:00 1
LZ进行了HW vs SW算法结果的比较,SW是Python实现,只是对图像输出的精度进行了比较。
既然用了Zynq,何不试着用Zynq ARM里的NEON来实现SW算法,和HW算法进行一下性能的比较。如果是HW胜,可以进一步考虑给图像处理IP做一个linux下的driver,让linux/zynq下运行的程序可以使用FPGA上的IP来加速图像处理算法。还可以把IP串起来做一个reconfigurable image processing pipeline,比如先缩放后旋转再滤波之类的,来加速对视频串流的处理 |
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dtysky OP @starsoi
感谢建议 肯定是HW胜的,这个不用怀疑 我用py做软仿是因为ARM仿是需要器件的,考虑有些用户是不会用ZYNQ而是用别的,为了兼容性所以没这么做,而且ARM上做的话就是opencv,其实也没什么区别。。 linux那个我考虑过,但是本人linux经验不足,开发driver可能比较困难,目前只能开发纯嵌入式环境下的driver(不知道这种说法对不对),如果阁下有兴趣我们可以探讨探讨 IP的设计我是考虑尽量去耦、分离的,怎么串起来是用户自身决定的 `~~本质上这是一个快速开发IP的平台,模块都是附带的哈哈。。。~~` 想过直接写一个py实现的verilog + systemverilog解析器直接绕过Modelsim,然后根据需求平台和器件生成IP文件,不过似乎难度和需求精力有点大了对于我。。。 |
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starsoi 2015-06-10 23:19:06 +08:00
@dtysky
IP的去耦和分离是对的。我的设想是,开发一个IP间的可配置(最好是runtime reconfigurable)的通信框架,让图像数据能被多个IP处理:input data->IP1->IP2->IP3->output data。用户可以在ARM上配置,IP1是什么功能,参数是什么,IP2是什么功能,参数是什么,etc..。一种方案是用partial reconfiguration,比如FPGA上设置3个reconfigurable region。这时数据流是input data->R1->R2->R3->output data,然后对所有可以使用的IP生成它们的partial bitstream,这样用户就可以选择R1, R2, R3里分别载入什么IP,实现动态配置。 >>想过直接写一个py实现的verilog + systemverilog解析器直接绕过Modelsim 没看明白。。你是想做一个verilog仿真器?看波形的那种?那么这个东西只是测试用的,生成IP不需要啊 |
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dtysky OP @starsoi
IP间可重配置可以实现的程度是有限的,我已经最大程度的去做了这样的努力了,但是有些东西没有办法 比如对于排序滤波器,我可以让IP间去配置“序号”来决定工作方式是中值滤波器还是最大最小滤波器,但是窗口大小现在是没有办法实现这种配置的,这和FPGA自身的特性有关,这类参数只有在一开始就被设置成固定的值 算是仿真器,不过为图像处理特化吧,最后用户只需要在一个界面新建要设计的模块,然后设定测试图像和测试数据,编写HDL主程序和仿真程序,可以实现一键测试和一键生成,不过仔细想想似乎也没有什么特别的需求。。。没必要做成这种程度的样子。。。 生成IP是另一部分吧,主要是这几家的IP封装规范和官方的一些IP有些不太一样。。。 |